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　随着通信技术的高速发展，嵌入式系统对数据传输速率的要求更高。在航空等军用电子设备中，实现信号处理算法的数字信号处理机，起着至关重要的作用。CPCI总线技术有效解决了高速互联问题。

　　20世纪90年代，PCI总线技术被广泛应用，但是它可靠性较低，无法满足对正常运行时间要求较高的高可用性系统。加之其主板连接器可靠性低，更换时易被损坏。CPCI的高带宽特点，决定了其适用于高速数据通信场合。随着国外著名计算机系统公司基于CPCI产品和方案的推广及PICMG/PRC对CPCI技术的宣传，我国工业控制领域越来越多地把CPCI应用于高性能嵌入式系统之中。本文研究了在CPCI系统环境下高速数字通信AFDX协议端系统接口的电路设计与功能实现。采用Verilog编程实现基于FPGA的硬件设计部分，采用C编程实现基于MicroBlaze的嵌入式软件设计。

　　1 基于FPGA的硬件设计

　　1.1 MAC模块、FIFO模块和MII模块

　　FIFO模块分为接收FIFO和发送FIFO，通过调用IP核来实现。本文所设计的MAC模块和FIFO模块的基本结构如图1所示。MAC核通过MII接口和PHY芯片进行外部通信，通过发送FIFO和接收FIFO进行FPGA内部数据的通信。

　　1.2 CRC模块

　　CRC模块通过检验数据的CRC值，判决接收的数据的正确性和有效性。在数据包被发送后，紧接着该数据包的4 B CRC也会被发送。接收者通过数据包和CRC数据就可以得出新的CRC值。若新CRC值为0，表明接收和发送的数据不一致，crc_error将会置1。其管脚定义如表2所示。

　　1.3 规整模块和冗余管理模块